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Set

Set

Set_output_delay

Set_output_delay用于约束design的output port，根据design的output port的需求来做约束，下面总结了一些适用于我的output port delay约束方法！

首先看下面的时序图

这里观察QOUT的波形，可以发现，data要在CLKP的上升沿前2ns以及后1.5ns处保持稳定，那么怎么约束呢？

从另外一篇文章看到一句总结，感触颇深，如下
set_output_delay是说该输出信号在后级模块中需要在时钟沿之前提前多长时间准备好

也就是说，set_output_delay设置的约束值都是相对时钟沿之前而设置的，即时钟沿之前为正，时钟沿之后则为负；
那么，现在我们再看上面的时序图，我们要求data要在CLKP的上升沿前2ns就保持稳定，并在上升沿后1.5ns保持稳定，那么我们就可以设置如下约束
set_output_delay -clock CLKP -max 2.0 [ get_ports QOUT ]
set_output_delay -clock CLKP -min -1.5 [ get_ports QOUT ]

这里2ns是相对CLP上升沿之前，所以为正；而data要在上升沿之后仍保持稳定，所以为负；

那么

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